背面供电：芯片设计的下一个前沿
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来源 | 内容编译自XDA，经半导体行业观察编辑
你是否好奇，CPU性能的下一波浪潮来自哪里？绝非简单的核心堆砌、制程微缩或芯片堆叠。诚然，AMD的3D V-Cache等创新举足轻重，但并未颠覆CPU的底层逻辑。
而背面供电技术，才是值得期待的颠覆性突破。它不仅将重塑企业级市场，更将在性能、散热与能效上带来巨变，对PC DIY玩家和发烧友而言尤为关键。
CPU的供电网络，是性能的隐形命脉。
简言之，背面供电将供电网络（PDN）从芯片正面迁移至背面。这套由金属层和过孔组成的网络，原本与数据I/O同侧，迫使工程师在性能与效率间艰难权衡。电源布线会干扰逻辑信号，任何拥塞都可能导致电阻升高、电压下降，最终限制芯片密度。
但将电源传输移至芯片背面，这些矛盾迎刃而解。正面可全力处理信号与晶体管，背面则专司供电。IMEC、台积电等厂商已在实验室芯片中验证此技术，而英特尔的PowerVia PDN率先实现商用。虽原计划随英特尔20A节点推出，但该节点未面向消费级市场。不过，PowerVia并未缺席：基于英特尔18A节点的Panther Lake架构已搭载此技术，预计2026年1月登陆笔记本。Arrow Lake桌面升级版暂未采用背面供电，但2026年底的Nova Lake桌面CPU有望搭载，只是制程节点尚未明确。
供电传输是多数发烧友忽视的幕后瓶颈，却悄然决定CPU的性能天花板。每一瓦电力都需精准下达，可能干扰逻辑信号，增加电阻与延迟。这正是部分高端芯片在触发热极限前，先遭遇电压稳定性极限的原因。
PowerVia等技术可降低IR压降，即电力传输中的电压损耗。更高效率意味着晶体管能在设计电压下稳定运行，提供更可靠的时钟频率。英特尔测试显示，在同一制程节点与电压下，将供电电路移至芯片底部，时钟频率提升6%，电压降低30%。
散热优势同样显著：供电电路移后，逻辑电路与集成散热器（IHS）接触更紧密，CPU散热器也能直接作用。理论上，这简化了散热设计，并减少了负载运行时电压尖峰对散热的影响。
背面供电也与未来堆叠技术完美契合。当前3D垂直缓存和芯片组架构依赖硅通孔与专用键合层。一旦CPU顶部从供电网络中解放，我们或将看到真正的逻辑堆叠，而非仅额外缓存。例如，CPU核心层可直接键合到AI加速器或集成GPU，无需独立基板。
随着制程节点微缩，可用晶圆成本飙升，最终转嫁消费者。硅制造能力已近极限：栅极长度仅以几十个原子计。
换言之，我们在2000年代和2010年代见证的巨变，在2020年代已难再现。未来进步将依赖背面供电等技术提升密度与效率，辅以GAAFET、RibbonFET等新型晶体管设计。
更纯净的供电意味着更稳定的超频与降压，更少瞬态尖峰导致的崩溃或降频，以及更一致的散热表现，同时移动供电还能带来约6%的性能提升。
尽管不如核心数量、全新架构或AI加速器那样醒目，但背面供电设计确是芯片领域的一次深刻演进。它重构了CPU内部电力传输的物理极限，并有望催生更多创新。立即关注我们，探索更多技术前沿动态！
参考链接
https://www.xda-developers.com/backside-power-delivery-is-the-cpu-innovation-im-actually-excited-for/
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